当然，立体封装技术不只有 2.5D，还有 3D 封装。那幺，两者之间的差别究竟为何，而 3D 封装又有半导体业者正在採用？
相较于 2.5D 封装，3D 封装的原理是在晶片製作电晶体（CMOS）结构，并且直接使用硅穿孔来连结上下不同晶片的电子讯号，以直接将记忆体或其他晶片垂直堆叠在上面。此项封装最大的技术挑战便是，要在晶片内直接製作硅穿孔困难度极高，不过，由于高效能运算、人工智慧等应用兴起，加上 TSV 技术愈来愈成熟，可以看到越来越多的 CPU、GPU 和记忆体开始採用 3D 封装。
▲ 3D 封装是直接将晶片堆叠起来。
台积电、英特尔积极发展 3D 封装技术
在 3D 封装上，英特尔（Intel）和台积电都有各自的技术。英特尔採用的是「Foveros」的 3D 封装技术，使用异质堆叠逻辑处理运算，可以把各个逻辑晶片堆栈一起。也就是说，首度把晶片堆叠从传统的被动硅中介层与堆叠记忆体，扩展到高效能逻辑产品，如 CPU、绘图与 AI 处理器等。以往堆叠仅用于记忆体，现在採用异质堆叠于堆叠以往仅用于记忆体，现在採用异质堆叠，让记忆体及运算晶片能以不同组合堆叠。
另外，英特尔还研发 3 项全新技术，分别为 Co-EMIB、ODI 和 MDIO。Co-EMIB 能连接更高的运算性能和能力，并能够让两个或多个 Foveros 元件互连，设计人员还能够以非常高的频宽和非常低的功耗连接模拟器、记忆体和其他模组。ODI 技术则为封装中小晶片之间的全方位互连通讯提供了更大的灵活性。顶部晶片可以像 EMIB 技术一样与其他小晶片进行通讯，同时还可以像 Foveros 技术一样，通过硅通孔（TSV）与下面的底部裸片进行垂直通讯。
▲ 英特尔 Foveros 技术概念。
同时，该技术还利用大的垂直通孔直接从封装基板向顶部裸片供电，这种大通孔比传统的硅通孔大得多，其电阻更低，因而可提供更稳定的电力传输；并透过堆叠实现更高频宽和更低延迟。此一方法减少基底晶片中所需的硅通孔数量，为主动元件释放了更多的面积，优化裸片尺寸。
而台积电，则是提出「3D 多晶片与系统整合晶片」（SoIC）的整合方案。此项系统整合晶片解决方案将不同尺寸、製程技术，以及材料的已知良好裸晶直接堆叠在一起。
台积电提到，相较于传统使用微凸块的 3D 积体电路解决方案，此一系统整合晶片的凸块密度与速度高出数倍，同时大幅减少功耗。此外，系统整合晶片是前段製程整合解决方案，在封装之前连结两个或更多的裸晶；因此，系统整合晶片组能够利用该公司的 InFO 或 CoWoS 的后端先进封装技术来进一步整合其他晶片，打造一个强大的「3D×3D」系统级解决方案。
▲ 台积电 SoIC 整合方案。
此外，台积电亦推出 3DFabric，将快速成长的 3DIC 系统整合解决方案统合起来，提供更好的灵活性，透过稳固的晶片互连打造出强大的系统。藉由不同的选项进行前段晶片堆叠与后段封装，3DFabric 协助客户将多个逻辑晶片连结在一起，甚至串联高频宽记忆体（HBM）或异质小晶片，例如类比、输入/输出，以及射频模组。3DFabric 能够结合后段 3D 与前段 3D 技术的解决方案，并能与电晶体微缩互补，持续提升系统效能与功能性，缩小尺寸外观，并且加快产品上市时程。
